https://t.co/1w60Im0ATo RISCVの教材としてありがたすぎる 自分はSystemVerilogの勉強がしたかったので Verylの教材をSVに変換するという苦行をしていたら mmioで心が折れてます https://t.co/F2jmwNpWSI

2/26の FPGA MSX DDR3 のモデルが変なエラーで止まってしまう件、自分の作ったベンチだと流れないので、 ネットの情報を参考にしてましたが、見つけた奴はモデルの方を改変してるんですよね。 ポートを構造体にしてたり、SystemVerilog依存度を上げる改変なので、却下。

RTLを語る会(18) α世界線のSystemVerilogの話 https://t.co/yulwCka6Y1 #talkrtl

おなじみ天瓏書局でFPGA本の新刊観察してると、FPGAでなにか実装する系が激減、入門書は微減、HDL教本が増え、SystemVerilog検証本が多数、という感触。つまり機能実装の手段としてFPGAからシリコン(ASIC)回帰していると思われる

SystemVerilog is based on an IEEE standard but every EDA has its own, subtly different, implementation. Some syntax that works with cadence tools might not work with synopsys tools and vice versa it's just up to their interpretation of the standard

SystemVerilog で色付きのログ出せるようにして遊んでた 楽しい

IEEE 754 float from scratch in C++23, running on my Kianv RISC-V SoC FPGA. (-1)^S × 1.M × 2^(E - 127) lives! Gaining the knowledge to build a real RISC-V FPU in the future. Gotta say, building an FPU in SystemVerilog must be pure joy.

🔎 Overview of the Project @zama_fhe 😀 Open-source Zama HPU This project implements the Homomorphic Processing Unit (HPU) on the AMD Alveo V80 FPGA, designed to accelerate Fully Homomorphic Encryption (FHE), specifically TFHE-rs. 🛠️ Full Toolchain From SystemVerilog RTL code,

Zama’nın HPU’su: FPGA Üzerinde Gerçek Homomorfik İşlem Gücü Zama, Homomorphic Processing Unit (HPU) adını verdiği donanımını tanıtarak büyük bir yeniliğe imza atıyor. SystemVerilog ile geliştirilen bu özel birim, AMD Alveo V80 FPGA kartı üzerinde çalışıyor ve şifreli veriler

先週から、SystemVerilog／VivadoでのFPGA RTLプログラミングに入門したった … 159言語目😝 昨年からIoTやハードウェア絡みの開発を手掛けるようになっていったんだが、やっと自分もその領域に踏み込む機会が訪れた（良い先生に恵まれたので、スイスイ進んで有り難い）😌 明日、いよいよ実機焼き😆

https://t.co/tat6JtggW8 SystemVerilog で水晶振動子をモデル化する取り組み #talkrtl #RTLを語る会

SystemVerilogで書いたFPGA Lチカを、Vivadoから実機（KR260 Robotics Starter Kit）に焼けたー😆🎉 これが、現代コンピュータの1,000～10万倍、高速なエンジンを構築する土台になります😉 もしくは同じ性能なら、1/1,000～1/10万分の1の電力消費にセーブできるので、電力問題やCo2排出の解消も可😌

α世界線のSystemVerilogの話 by ds54e さん #talkrtl #RTLを語る会

C105 新刊その3 SystemVerilogで始めるFPGA開発 今までのSV本を小幅改定&アップデートしました。 SystemVerilogの文法から、テストベンチの書き方、FPGA開発ツールの使い方、実機への実装まで、一連の流れを解説します。 電子版付き700円 改定量が少ないので秘密の合言葉は過去本と同じにしてます。

Задача: векторная графика на ПЛИС на лету, без фреймбуффера. Алгоритм Брезенхэма на SystemVerilog преподнёс сюрпризы. Линия вышла бледной, а сектор 135-180° завёл в тупик: как отображать точки, время которых уже прошло? Но решение нашлось: https://t.co/yTgW2iyh4a

Using several convenient features of the SystemVerilog, I implemented the V9958 reset/clock module and it showed good results. Implementing the H/V counters, several PLAs, and the CPU interface will provide a better understanding of how the actual V9958 works.

构建就绪，而非纸上谈兵 @zama_fhe SystemVerilog 在 GitHub 上诚邀外部审计和贡献。 tfhe-hpu-backend 让团队无需重写整个堆栈即可移植。 实际操作：吞吐量、安全参数和延迟目标。 随着电路板和比特流的成熟，今天进行原型设计，明天投入生产。 社区发展势头推动整个堆栈的改进。

Sunday morning cafe hopping 🍵 Self-studied SystemVerilog (took notes), got distracted by a control theory video, and then architected a PID controller in RTL on the back of a napkin (forgot a notebook). Shoutout to the UW girl and the middle-aged asian man who lent me pens 🙏

Design Solution Forum 2025にて発表した資料を公開しました。 #dsfjp 「Veryl: SystemVerilogに代わる新しいハードウェア記述言語」 https://t.co/M1WNZag30s