BASIC-52 running on QMTECH EP4CE15 at 50MHz with Bluetooth serial port 115200 baud. We can easily connect to android or iOS devices. #ASCIIART in 10.58 seconds. Configuration flash EPCS16 used. #intel #BASIC52 #ep4ce15f23 #quartus #vhdl #verilog #systemverilog #mcs8051 #i2c #sfr

SystemVerilog で色付きのログ出せるようにして遊んでた.楽しい

Vibe coding with @headinthebox using LLMs to generate circuits specified and formally verified in Agda and Lean, LLM transliterated into SystemVerilog with corresponding UVM tests and SVA formal properties for model checking, as well as LLM generated FSM Mermaid diagrams. Took

Sunday morning cafe hopping 🍵 . Self-studied SystemVerilog (took notes), got distracted by a control theory video, and then architected a PID controller in RTL on the back of a napkin (forgot a notebook). Shoutout to the UW girl and the middle-aged asian man who lent me pens 🙏

If you're learning about processor design or eager to start, this one's for you. HaDes-V is an Open Educational (hands-on) Resource that helps you build a 5-stage RISC-V CPU using SystemVerilog and an FPGA, one step at a time. Our new “Featured Work” blog format includes a quick

The #FPGA Programming Handbook.Second Edition. An essential guide to FPGA design for transforming ideas into hardware using #SystemVerilog and VHDL. Frank #Bruno .Guy #Eschemann

Controller, FLASH memory, RAM and address latch. Everything implemented inside #MAX10 FPGA. 80C52 softcore, 8kB ROM for code and 32kB RAM all implemented inside FPGA. #vhdl #fpga #softcore #80C52 #27c64 #62C256 #altera #verilog #systemverilog #80C51 #ASCIIART #atmel #microchip

SystemVerilog（というかQuartus Prime ? ）、なんでそれでコンパイル通すんですかが結構あって困る.

先週から、SystemVerilog／VivadoでのFPGA RTLプログラミングに入門したった … 159言語目😝. 昨年からIoTやハードウェア絡みの開発を手掛けるようになっていったんだが、やっと自分もその領域に踏み込む機会が訪れた（良い先生に恵まれたので、スイスイ進んで有り難い）😌. 明日、いよいよ実機焼き😆

SystemVerilogで書いたFPGA Lチカを、Vivadoから実機（KR260 Robotics Starter Kit）に焼けたー😆🎉. これが、現代コンピュータの1,000～10万倍、高速なエンジンを構築する土台になります😉. もしくは同じ性能なら、1/1,000～1/10万分の1の電力消費にセーブできるので、電力問題やCo2排出の解消も可😌

FPGA base hardware Development Flow. This example uses the tools and utilities from the Yosys toolchain (it's open source). 1. Describe the hardware in HDL files (verilog, systemverilog, vhdl etc).2. Describe the Pin corrections from nets to GPIOs in the PCF file. 3. Feed the

I love the right side. VHDL versus SystemVerilog.

SystemVerilogは仕様面において大きな進化を遂げました。しかし、UVMのような優れた検証パッケージは存在しますが、個々の開発技術に目を向けるとVerilog時代とあまり変化がないようにも見えます。

IEEE 754 float from scratch in C++23, running on my Kianv RISC-V SoC FPGA. (-1)^S × 1.M × 2^(E - 127) lives!.Gaining the knowledge to build a real RISC-V FPU in the future. Gotta say, building an FPU in SystemVerilog must be pure joy.

RTL、検証環境両方のへーしゃ内で使ってるSystemVerilogのコードを公開してるので、是非見てくだされ.

VHDL or SystemVerilog?

yep vhdl still a pain in the ass im still a systemverilog fanboy.

Today, we are releasing the Homomorphic Processing Unit (HPU), an FGPA accelerator for TFHE-rs. This is the result of more than 2 years of work, and we are making it 100% open source, including SystemVerilog code, TFHE-rs integration, and an extensive documentation. 🧵.

Xのgrok 3でもAPBインターフェースのレジスタのSysteｍVerilog RTL/テストベンチ/テストプログラム(DPI-C & C++)を作ってもらいました。. apb_reg.sv : SystemVerilog RTL.apb_tb.sv : テストベンチ.apb_test.cpp : テストプログラム